电子设计自动化（EDA）是指利用计算机辅助设计（CAD）软件，完成超大规模集成电路（VLSI）芯片的功能设计、综合、验证、物理设计（包括布局、布线、版图、设计规则检查等）等流程的设计方式。
作为应用计算机 / 电子工程的一个重要领域，EDA 有着悠久的历史，并仍在积极融合前沿算法和技术。近年来，随着半导体技术的发展，集成电路（IC）的规模呈指数级增长，这对电路设计流程的可扩展性与可靠性提出了挑战。因此，EDA 算法和软件在处理低延时超大搜索空间的情况下需要更有效、更高效。EDA 更是被誉为「半导体产业上的明珠」，在半导体整个产业价值链中起到举足轻重的作用。
机器学习技术在 EDA 领域的应用可以追溯至上世纪 90 年代，并且近年来，基于机器学习的 EDA 逐渐成为热门话题，研究人员提出了许多利用机器学习改进 EDA 方法的研究。这些研究几乎涵盖了芯片设计流程的所有阶段，包括设计空间缩减与探索、逻辑综合、布局、布线、测试、验证、制造等。
最近，全球 EDA 三大巨头之一的 Cadence 推出了首款基于全机器学习的设计工具 Cerebrus，可以实现数字芯片设计的自动化与规模化。Cadence 数字与签核事业部产品工程资深群总监刘淼表示：「芯片设计中自动化的机器学习流程优化可以助力设计工程师在消费电子、移动设计、汽车、5G 通讯和超大规模计算登新型应用领域快速开发芯片。」
总的来说，Cerebrus 具有以下特性：
- 首先，引领了生产力和性能、功耗与面积（PPA）的创新革命。采用独一无二的增强型机器学习，实现了高达 10 倍的工程生产力提升，20% 的 PPA 结果改进。
- 其次，实现了 RTL-to-GDS 的全流程自动优化，从而能够更迅速地提供更佳的 PPA，提升设计团队的工作效率和生产力。
- 最后，采用了可扩展、分布式计算解决方案。利用本地或云端的计算资源，这种高效可扩展的解决方案可以应对设计规模和复杂度的不断攀升。
Cerebrus 如何实现生产力提升
在设计过程中，Cerebrus 和 Cadence RTL-to-signoff 流程强强联合，为高阶工艺芯片设计师、CAD 团队和 IP 开发者提供支持，与手动开发流程相比，开发速度提升了 10 倍，同时 PPA 结果改善了 20%。
Cadence 以 5nm 制程手机 CPU 的设计为例，说明了 Cerebrus 相较于手动设计流程的巨大优势。对于 5nm、3.5GHz 的 CPU 设计，采用手动开发，多名工程师需要耗费数月时间。使用 Cerebrus 之后，1 名工程师仅在 10 天内，即可显著改善流程推动设计收敛。
相较于基线，Cerebrus 将产品性能提升了 14%，漏电功耗降低了 7%，总功耗降低了 3%，密度提升了 5%。这就是全机器学习赋能的自动化芯片设计流程的优势所在。
在另一个 12nm、2GHz 的 CPU 核心设计案例中，Cadence 展示了机器学习在自动布局规划优化中的作用。Cerebrus 可以同时优化布局规划与实现流程，在总失效时序与漏洞功耗方面均实现了显著提升，从而实现了客户要求在 CPU 上达到 2GHz 速率的目标。
最后，从更大的发展视角来看，Cerebrus 是 Cadence 数字全流程的一部分，可与 Genus 综合解决方案、Innovus 设计实现系统、Tempus 时序签核解决方案、Joules RTL Power Solution、Voltus IC Power Integrity SolutionIC 电源完整性解决方案以及 Pegasus Verification System 各个工具平台无缝集成合作，为客户提供快速的设计收敛和更好的可预见性。
Cerebrus 也得到了瑞萨电子（Renesas）、三星晶圆厂（Samsung Foundry）等合作客户的广泛认可。
关于 Cadence
Cadence 在计算软件领域拥有超过 30 年的专业经验，是电子设计产业的关键领导者。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向消费电子、超大规模计算、5G 通讯、汽车、移动、航空、工业和医疗等最具活力的应用市场交付从芯片、电路板到系统的卓越电子产品。
参考文章：
https://0xzx.com/2021072301521612316.html
https://www.cadence.com/zh_CN/home/company/newsroom/press-releases/pr/2021/cadence-extends-digital-design-leadership-with-revolutionary-ml-.html
