​谷歌用AI设计AI芯片,缩短设计周期

当下,有大量的资金充裕被用来开发那些专门用于更快,更高效地执行AI算法的AI芯片。但问题在于现在设计芯片需要花费数年的时间,并且机器学习算法的发展比这快得多。理想情况下,您需要一种经过优化可用于当今AI的芯片,而不是两到五年前的AI芯片。
 
针对这个问题,Google的解决方案是让AI设计AI芯片。
 
他们在一篇论文中写道:“我们相信正是AI本身将缩短芯片设计周期,在硬件与AI之间建立共生关系的手段,而两者之间的相互推动又推动了这一进步。”
 
“我们已经看到有些算法或神经网络体系结构……在现有的加速器中表现不佳,因为加速器的设计是两年前定义的,但那时的神经网络早就不存在了,” Google的高级研究科学家Azalia Mirhosein说i。“如果能缩短芯片设计周期,那我们就我们可以缩小差距。”
 
Mirhoseini和高级软件工程师Anna Goldie提出了一个神经网络,可以学习做一个特别耗时的设计部分——placement。在对芯片设计进行了足够长时间的研究后,它可以在不到24小时的时间内为Google Tensor处理单元完成设计,这个产品在功耗,性能和面积方面的表现,优于人类专家花费了数周时间设计的产品。
 
我们知道,placement非常复杂且耗时,因为它涉及放置逻辑和内存块或称为宏的那些块的群集,从而使功率和性能最大化,并且芯片面积最小化。但这些设计面临的挑战是——必须在遵守互连密度规则的同时进行所有这些工作。Goldie和Mirhoseini的目标是芯片placement,,因为即使使用当今的先进工具,人类专家也需要花费数周的迭代时间才能得出可接受的设计。
 
Goldie和Mirhoseini将芯片placement建模为强化学习问题。与典型的深度学习不同,强化学习系统不会训练大量的标签数据。相反,他们会边做边学,并在成功时根据奖励信号调整网络中的参数。在这种情况下,奖励是降低功率,改善性能和减少面积的组合的替代指标。结果,布局机器人执行的设计越多,其任务就会越好。

该团队希望像他们一样的AI系统将使得在同一时间段内设计更多的芯片,以及运行速度更快,功耗更低,制造成本更低,占地面积更少的芯片”的设计。

用AI设计芯片,两大EDA巨头也在路上

在本月中,EDA巨头Synopsys和Cadence也都发表了相关的AI设计芯片方案。

Synopsys推出了业界首个用于芯片设计的自主人工智能应用程序——DSO.ai™(Design Space Optimization AI),这是电子设计技术上所取得的重大突破。DSO.ai™解决方案的创新灵感来源于DeepMind的AlphaZero,使得AI在围棋、象棋领域远超人类。作为一款人工智能和推理引擎,DSO.ai能够在芯片设计的巨大求解空间里搜索优化目标。该解决方案大规模扩展了对芯片设计流程选项的探索,能够自主执行次要决策,帮助芯片设计团队以专家级水平进行操作,并大幅提高整体生产力,从而在芯片设计领域掀起新一轮革命。
 
根据官方介绍,DSO.ai解决方案通过实现广泛设计空间的自主优化,彻底革新了搜索最佳解决方案的过程。该引擎通过获取由芯片设计工具生成的大数据流,并用其来探索搜索空间、观察设计随时间的演变情况,同时调整设计选择、技术参数和工作流程,以指导探索过程向多维优化的目标发展。DSO.ai采用新思科技研发团队发明的尖端机器学习技术来执行大规模搜索任务,自主运行成千上万的探索矢量,并实时获取千兆字节的高速设计分析数据。
 
同时,DSO.ai可以自主执行如调整工具设置等次要决策,为开发者减负,并让芯片设计团队接近专家级水平进行操作。此外,整个设计团队可以高效分享和运用相关知识。这样级别的高生产效率,意味着开发者能处理更多项目,并专注于更具创造性、更有价值的任务。
 
他们进一步指出,通过大规模扩展设计工作流程,DSO.ai让用户能够立即洞悉难以探索的设计、工艺和技术解决方案空间。借助可见性的增强,芯片设计团队可以在预算和进度内,将更好性能和更高能效的差异化产品推向市场。这意味着设计团队得以最大程度地发挥芯片工艺技术的优势,并不断突破设计规模的极限。
 
借助DSO.ai解决方案,开发者的工作效率将大大提高,次要任务则可实现完全自动化执行。DSO.ai能大幅缩短芯片设计团队为新市场创建产品的交付时间,同时加速开发现有产品的衍生品,这意味着芯片设计团队能轻松地根据产品的不同功能集合来重新定位不同市场。
 
此外,DSO.ai能充分利用最有价值的资源,即工程设计创造力。开发者能够从费时的手动操作中解放出来,并接手新项目的工作,而新员工则能快速上手且达到经验丰富的专家水平,此外设计和制造的总体成本也被降至最低。
 
另一个EDA巨头Cadence则发布业界首款基于机器学习引擎的新版数字全流程。据官方介绍,这是一个已经过数百次先进工艺节点成功流片验证的新版CadenceÒ 数字全流程,进一步优化功耗,性能和面积,广泛应用于汽车,移动,网络,高性能计算和人工智能(AI)等各个领域。流程采用了支持机器学习(ML)功能的统一布局布线和物理优化引擎等多项业界首创技术,吞吐量最高提升3倍,PPA最高提升20%,助力实现卓越设计。
 
据介绍,经过多项关键技术,全新Cadence数字全流程实现了PPA和吞吐量的进一步提升:
 
Cadence表示,iSpatial技术将Innovus™ 设计实现系统的GigaPlace™ 布线引擎和GigaOpt™ 优化器集成到Genus™ 综合解决方案,支持布线层分配,有效时钟偏移和通孔支柱等特性。iSpatial技术让用户可以使用统一的用户界面和数据库完成从Genus物理综合到Innovus设计实现的无缝衔接。
 
其集成的ML功能可以让用户用现有设计训练iSpatial优化技术,实现传统布局布线流程设计裕度的最小化。
 
此外数字全流程采用统一的设计实现,时序签核及电压降签核引擎,通过所有物理,时序和可靠性目标设计的同时收敛来增强签核性能,帮助客户降低设计裕度,减少迭代。
 
也许,我们期待的AI改变芯片设计时代,很快就要到来。
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