随着摩尔定律的终结，人们一直在探索芯片研发的全新方向，其中一个方向便是用碳纳米管取代硅。然而，由于纯度、工艺要求过高，现在的碳纳米管还无法用来制作芯片处理器。但近日，MIT 团队提出了一种新的碳纳米管芯片制造技术，可以将纯度要求降低 4 个数量级，而且制造出的碳纳米管芯片可以运行「Hello World」程序。
经过多年的努力，MIT 研究者克服了芯片设计与制造的众多挑战，用碳纳米管构建了一个现代微处理器。这种微处理器比传统的硅类芯片更快、能源效率更高。
该研究近日还登上了《Nature》，它可以使用传统硅芯片的制造工艺，代表了碳纳米管微处理器迈向更加实用的方向。
论文链接：https://www.nature.com/articles/s41586-019-1493-8
图注：贴合了碳纳米管的晶片，每个晶片有 32 块芯片。
硅晶体管已经在计算机工业领域运行了数十年，它是在 1 和 0 之间做切换的关键微处理器组件，而这种切换就代表着计算力。正如摩尔定律所预测的那样，业界每隔几年就能缩小晶体管的大小，并将更多的晶体管集成到芯片上，从而满足处理日益增长的计算需求。但很多专家预测，晶体管的大小将停止缩小，并将变得越来越低效。
制造碳纳米管场效应晶体管（CNFET）已成为下一代计算机的主要目标。研究表明，与硅相比，CNFET 可以将能源效率提高 10 倍左右，速度也更快。但是，当大规模生产时，碳晶体管往往有许多影响性能的缺陷，因此仍然很难在现实中使用。
MIT 设计的这款碳纳米芯片是一个带有 14,000 个 CNFET 的 16 比特微处理器，在一定程度上克服了上述缺陷，可以完成与商用微处理器相同的任务。他们刊登在《Nature》上的论文详细解释了该微处理器的设计，还包含 70 多页的制作工艺细节。
该微处理器主要基于 RISC-V 开源芯片架构，该架构具有一组微处理器可以执行的指令。研究者构建的微处理器能准确地执行整套指令，还尝试执行了经典的「Hello World!」程序，即打印出「Hello, World! I am RV16XNano, made from CNTs」。
图 1：RV16X-NANO 的示意图，其中 a 为制备 RV16X-NANO 芯片的图像，b 为按比例渲染的 RV16X-NANO 三维物理布局。
既然纯度达不到，不如设法降低「杂质」的影响
该微处理器以 Shulaker 等研究者六年前设计的上一个版本为基础，那个版本只有 178 个 CNFET，运行在单个数据比特上。从那时起，Shulaker 和他在 MIT 的同事就开始着手解决生产该处理器所面临的三大挑战：材料缺陷、工艺缺陷和功能性问题。
多年来，碳纳米管固有的缺陷一直是该领域的一大「祸根」，Shulaker 表示。理想情况下，CNFET 需要半导体属性来实现电导性的开关。但不可避免的是，材料中总是会存在一些杂质，即一小部分碳纳米管是金属性的，会减慢或阻止纳米管电导性的开关。为了克服这些问题，碳纳米管的纯度要达到 99.999999%，而在今天这是几乎不可能实现的。
既然纯度难以达到，研究者索性另辟蹊径，思考如何减弱或消除这些金属性碳纳米管的影响。他们提出了一项名为 DREAM（designing resiliency against metallic CNTs（对抗金属性碳纳米管的设计弹性））的技术，该技术以某种方式处理金属性的碳纳米管，消除其对计算的影响。采用这种技术，他们将碳纳米晶片的纯度要求降低了 4 个数量级（即 10,000 倍），也就是说，纯度只需达到 99.99% 即可，而现在的技术是可以做到这一点的。
设计电路需要连接在晶体管上的不同逻辑门组成的库，这些逻辑门可以组合在一起，创建加法器和乘法器等，就像将字母组合成单词一样。研究者发现，这些金属性的碳纳米管对这些逻辑门的不同配对有着不同的影响。例如，A 门的一个金属性碳纳米管可能会破坏 A 和 B 之间的连接。但 B 门中的几个金属性碳纳米管可能对上述连接没有任何影响。
在芯片设计中，有很多用代码模拟电路的方法。研究人员通过模拟找出了对于所有金属性碳纳米管鲁棒/不鲁棒的不同门组合。然后，他们定制了一个芯片设计程序来自动学习如何将金属性碳纳米管的影响降到最低。在设计芯片时，程序只需要利用那些鲁棒的组合即可。
制作工艺
CNFET 的制造过程如下：首先，将溶液中的碳纳米管放在预先设计好的架构的晶片上。然而，一些碳纳米管不可避免地会随机聚集在一起，形成一个巨大的团块，就像一团意大利面，这会导致芯片污染。
为了清理这种污染，研究者发明了一种名为 RINSE 的方法，即「通过选择性剥离的方法移除生长的碳纳米管」。在将碳纳米管放在晶片上之前，晶片会被预处理，涂抹一种试剂，用于加强碳纳米管的贴附能力。然后，晶片会被包裹一种特定的聚合物，然后浸入一种溶剂中。这种溶剂可以洗刷掉聚合物，只带走大的团块。单个的碳纳米管则不受影响。与类似方法相比，这种技术可以将芯片上的颗粒密度降低 250 倍。
图注：五层芯片的制造过程。
最后，研究者解决了 CNFET 上常见的功能性问题。二进制计算需要两种晶体管：「N」在 1 比特经过时打开，0 比特经过时关闭；「P」则正好相反。一般来说，制造这两种碳纳米管是有挑战性的，得到的晶体管性能有好有坏。为了解决这个问题，研究者开发了一种名为 MIXED 的技术，即「金属表面工程与静电掺杂交叉」，可以精准地调整、优化晶体管的功能。
这项技术是这样实现的：研究者给每个晶体管附上一种特定的金属，如铂或钛，从而将晶体管修改为 P 或 N 的类型。然后，他们将 CNFET 使用原子层沉淀（atomic-layer deposition）的方法包裹在一种氧化物中，使得他们能够根据特定的应用调整晶体管的特性。比如说，服务器上需要的晶体管必须运算速度很快，当然也会很耗能。但是可穿戴或医疗植入设备上，需要使用运行速度较慢、低功耗的晶体管。
这一做法的主要目标是使得芯片能够进入现实应用中。为此，研究者现在已经开始将这些制造工艺应用在硅芯片制造厂中。这项研究是由美国国防高级研究计划局（DARPA）资助的。虽然没有人能说清碳纳米芯片的上市时间，但 Shulaker 表示，这可能在五年内就会实现。
「我们觉得这已经不是可能不可能的问题，而是什么时候实现的问题。」他说。
论文合著作者 Max M. Shulaker 说：「这是目前为止最为先进的芯片，它利用了新兴的纳米技术，并且在性能和能耗上都有非常杰出的表现。硅是有限制的，如果我们希望继续在计算领域取得进步，那么碳纳米管就是最有希望克服硅材料限制的方法。这篇 Nature 论文完全改变了我们使用碳纳米管制造芯片的技术。」
向摩尔定律发起最后的冲击
在提升制程的道路上，新的工艺已经举步维艰，使用新的芯片材料或许是未来的正确发展方向。几天前台积电在 HotChips 大会上也发表了类似的观点。
「毋庸置疑，摩尔定律依然有效且状况良好，它没有死掉、没有减缓、也没有带病。」台积电研发负责人、技术研究副总经理黄汉森（Philip Wong）在 HotChips 大会的专题演讲中表示。
台积电认为，关于未来的技术路线，像碳纳米管（1.2nm 尺度）、二维层状材料等新方向可以将晶体管变得速度更快、尺寸更小；同时，相变内存（PRAM）、旋转力矩转移随机存取内存（STT-RAM）等会直接和处理器封装在一起，缩小体积，加快数据传递速度；此外还有 3D 堆叠封装技术。
台积电甚至预测在 2050 年，晶体管会进入氢原子尺度，即 0.1nm。
参考链接：
https://spectrum.ieee.org/nanoclast/semiconductors/processors/modern-microprocessor-built-using-carbon-nanotubes
http://news.mit.edu/2019/carbon-nanotubes-microprocessor-0828
