李寿鹏

AI加速器的新选择

过去几年兴起的人工智能浪潮里,GPU、FPGA和ASIC因为各具特点,被开发者应用到不同的领域中去,人们在过去的AI芯片选型,也基本脱离不了这个范畴。但进入今天,这种格局也许就要被改变了。

日前,来自美国的eFPGA供应商Achronix宣布,该公司基于台积电7nm工艺打造的,带有机器学习处理器(MLP)的第四代Speedcore eFPGA IP Speedcore Gen4将会在明年上半年正式量产。

据Achronix市场营销副总裁Steve Mensor介绍,与上一代的产品相比,Speedcore Gen4的性能同比提升了60%、功耗降低50%、芯片面积也缩小65%。新加入的机器学习处理器(MLP)单元模块为人工智能/机器学习(AI / ML)应用提供高出300%的性能。

由此可见,这个新的eFPGA IP产品的面世,给AI加速提供了新的选择。

Achronix是一家以提供高性能现场可编程逻辑门阵列(FPGA)解决方案和支持性设计工具而出名的企业。2016年,公司更是率先宣布,其Speedcore 嵌入式FPGA(eFPGA) IP产品实现了量产供应,帮助客户在自己的SoC中实现了可编程逻辑的集成。

作为一款可以集成到ASIC和SoC之中的嵌入式FPGA(eFPGA)产品,Speedcore IP能够满足客户对其逻辑、RAM和DSP等资源的定制需求,而Achronix就会为其配置满足其需求的Speedcore IP。最后这些Speedcore查找表(LUT)、RAM单元模块和DSP64单元模块可以像乐高积木一样进行组合,以便为特定的应用创建优化的可编程功能。

按照Achronix方面的说法,与一款独立的FPGA芯片相比,在SoC中嵌入Speedcore技术将带来多项好处。当中包括了高出10倍的带宽、低100倍的延迟、低10倍的成本和功耗降低50%。将Speedcore技术嵌入到复杂的SoC中,除了直接获得物理上的各项优势,设计人员还可以为其SoC设计增加独有的、长期的价值;将作为可配置的协处理器和硬件加速器,Speedcore IP能够支持各种各样的任务,其比特位导向(bit-oriented)FPGA架构,比字段导向(word-oriented)的CPU架构显著更为高效,尤其适用于诸如SQL卸载、在线I/O处理、加密、搜索引擎算法性加速和增强多媒体处理等功能。 

来到新一代的Speedcore Gen4架构中,Achronix将机器学习处理器(MLP)添加到Speedcore可提供的资源逻辑库单元模块中。“MLP模块是一种高度灵活的计算引擎,它与存储器紧密耦合,从而为人工智能机器学习(AI / ML)应用提供了性能/功耗比最高和成本最低的解决方案”,Steve Mensor强调。

据介绍,新的Achronix机器学习处理器(MLP)是一个完整的人工智能/机器学习计算引擎,支持定点和多个浮点数格式和精度。每个机器学习处理器包括一个循环寄存器文件(Cyclical Register File),它用来存储重用的权重或数据。各个机器学习处理器与相邻的机器学习处理器单元模块和更大的存储单元模块紧密耦合,以提供最高的处理性能、每秒最高的操作次数和最低的功率分集。这些机器学习处理器支持各种定点和浮点格式,包括Bfloat16、16位、半精度、24位和单元块浮点。用户可以通过为其应用选择最佳精度来实现精度和性能的均衡。

为了补充机器学习处理器并提高人工智能/机器学习的计算密度,Speedcore Gen4查找表(LUT)可以实现比任何独立FPGA芯片产品高出两倍的乘法器。领先的独立FPGA芯片在21个查找表可以中实现6x6乘法器,而Speedcore Gen4仅需在11个LUT中就可实现相同的功能,并可在1 GHz的速率上工作。当中的很多提升都是通过架构的创新实现的。

Speedcore Gen4的一些新的增强逻辑模块

Steve Mensor表示,Speedcore Gen4查找表的所有方面都得到了增强,以支持使用最少的资源来实现各种功能,从而可缩减面积和功耗并提高性能。其中的更改包括将ALU的大小加倍、将每个LUT的寄存器数量加倍、支持7位函数和一些8位函数、以及为移位寄存器提供的专用高速连接。其中的路由架构也借由一种独立的专用总线路由结构得到了增强。

此外,在该路由结构中还有专用的总线多路复用器,可有效地创建分布式的、运行时可配置的交换网络。这为高带宽和低延迟应用提供了最佳的解决方案,并在业界首次实现了将网络优化应用于FPGA互连。

面对数据速率的指数级增长、快速变化的安全协议、以及许多新的网络和连接要求的新形势,能够重新编程的硬件加速器,可以实现预处理和卸载计算的Speedcore Gen4 eFPGA会成为AI加速器设计的新选择。

半导体行业观察
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