Roland Huang作者芯师爷来源

谁动了封装业者的奶酪?

在摩尔定律发展脚步迟缓的情况下,对芯片制造商而言,光是靠先进制程带来的效能增进,已不足以满足未来的应用需求,而这也对封装环节提出了更高的要求。

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由于先进制程节点继续向下推进的难度越来越高,前段晶圆制造企业不是战略性地退出先进制程市场,试图在成熟制程上发掘更多商业应用价值,就是在先进封装领域投入更多资源,藉由封装技术让芯片效能更加精进。

但此一发展趋势将对专业封装厂商的发展前景造成巨大挑战。以往专业封装厂商与前段晶圆制造业者是共存共荣的关系,未来双方显然还是会有合作的机会,但封装业者面对晶圆制造业者向自己的主场步步进逼,除了防守之外,也必须谋求新的发展道路。

先进封装将是提高算力关键

摩尔定律发展脚步迟缓的情况下,对芯片制造商而言,光是靠先进制程所带来的效能增进,已不足以满足未来的应用需求。特别是在人工智能(AI)、高效能运算(HPC)将成为半导体产业下一个杀手级应用的情况下,利用凸块(Bumping)或打线(Wirebond)将芯片连接到基板上的传统封装,已经成为处理器算力提升的最大瓶颈跟功耗来源。

众所周知,当处理器跟内存之间的距离越短,则处理器的运算延迟越低。而这也是当代的高效能处理器普遍内建三级缓存的原因--缓存的容量越大,则处理器需要从内存搬移数据的机率越低,整个系统的效能与功耗也能因而获得明显改善。

然而,要将缓存跟处理器核心做在同一片单芯片上,缓存的容量必然受到限制,因为芯片面积越大,生产良率通常越差,成本也越昂贵。也因为如此,针对高效能运算,台积电早在多年前就力推CoWoS封装,利用硅中介层(Si Interposer)将多片小芯片「缝合」成一片虚拟的大芯片。赛灵思(Xilinx)的高端现场可编程门阵列(FPGA)器件Virtex UltraScale+,就是首款利用此一技术实现商业量产的器件。

赛灵思的Virtex UltraScale+是首款利用CoWoS技术将FPGA与HBM整合在单一封装中的商业量产器件。上方的大芯片为FPGA本体,下方两片小芯片则为HBM2。

在FPGA之后,NVIDIA的GPU、英特尔(Intel)的Nervana、谷歌(Google)的TPU与百度的昆仑处理器,都是采用这种逻辑芯片搭配高带宽存储器封装架构的产品。与传统载板封装相比,这种封装架构最大的优势在于可降低存储器与处理器间的延迟,并降低功耗。

CoWoS封装的基本架构,以GPU为例

InFO抢走封测业者的奶酪

然而,CoWoS封装因为使用硅中介层,因此其成本并不便宜,能负担得起的芯片业者不多,出货量也有限。而这也使得在台积电主导先进封装技术发展的研发副总余振华,跟当时在台积电内人称「蒋爸」,现为中芯国际独立董事的蒋尚义决定发展「精简版」的技术,也就是后来协助台积电挤下三星电子(Samsung Electronics),连年独拿苹果(Apple)应用处理器订单的整合型扇出封装(InFO)。

与CoWoS相比,InFO最大的特点在于使用以高分子聚合物(Polymer)为基础的薄膜材料来制作重分布层(Redistribution Layer, RDL),并以此取代硅中介层跟封装载板,不仅省下大量成本,也让芯片的封装厚度明显降低。对于手机等年出货量动辄上亿台的移动装置来说,成本跟厚度是非常重要的两大因素,即便InFO的性能表现逊于CoWoS,手机芯片业者跟手机品牌商依然乐于采用InFO。

各种InFO衍生封装与对应传统覆晶封装比较

早在台积电推出CoWoS之际,台积电与封装业者的关系就已经开始出现火药味,因为高阶封装虽然市场规模不大,对封装业者而言,却有不错的利润空间。因此,当台积电推出CoWoS,封装业者就已经有所警觉,但却无力发展对应的技术,因为硅中介层是不折不扣的半导体工艺,即便其线空(L/S)仍有数微米到数十微米,与纳米尺度的先进工艺差了好几个数量级,封装业者要发展以硅为基础的工艺,还是有很高的门坎要跨越。

另一方面,诚如前文所述,CoWoS封装的市场需求量其实不大,可说是利基型产品,因此封装业者虽心生警戒,倒也没有大动作响应的必要。

而InFO的成功,则迫使封装业者必须提出对策,因为InFO等扇出封装锁定的是手机AP等消费性应用产品的芯片市场,封测业者有输不得的压力。此外,随着芯片单位面积上的I/O数量越来越多,凸块、打线、锡球等封装方法很快就会遭遇到物理极限,倘若不发展扇出技术,把I/O分散开来,日后封装业者恐怕只剩汽车芯片的封装订单可接。车用芯片对于封装技术的要求不在高密度,而是高可靠度,打线跟凸块在可靠度方面拥有极大优势。

RDL优先是封装业者的技术天险

即便封装业者已经意识到发展扇出晶圆级封装(FOWLP)技术的迫切性,但跟前段晶圆制造业者相比,封装业者先天生就处于不利地位,因为封装业者必须采用RDL优先(RDL First)工艺,而其技术挑战远比芯片优先(Chip First)工艺来得高。

与芯片优先工艺相比,RDL优先工艺的材料必须经过更多道工艺步骤,而且会接触到更多化学品,因此在制作过程中遇到污染或加工失败导致不良品出现的机率更高。换言之,针对RDL优先,封装业者必须跟材料业者有紧密的沟通跟配合,确保材料特性跟制程参数互相匹配,才能确保良率。

截至目前为止,就笔者所知,除了三星已成功将RDL优先工艺运用在自家手机AP的封装上之外,仅少数两三家封测大厂已经顺利突破相关技术门坎,如中国台湾的日月光跟力成。力成近日还在中国台湾的新竹科学园区内扩建竹科三厂,准备在FOWLP领域有番作为。

在半导体材料端,过去并未有业者推出专为RDL优先所设计的专属材料,但在月前甫结束的Semicon Taiwan 2018展会上,已有材料业者发表专为RDL优先工艺所设计的暂时接合跟RDL建构材料,这意味着RDL优先工艺最大的障碍之一,已经快要有对应的解决方案,未来封装业者跨入FOWLP的难度可望略微降低。

不过,对封装业者来说,最大的挑战不在晶圆级封装(WLP),而是面板级封装(PLP)。面板级封装的单位时间吞吐量是晶圆级封装的数倍之多,但需要控制的变量跟难度也更大,因此目前还未听闻有封装业者实现FOPLP量产。但PLP的技术关卡若能挑战成功,其经济回报将十分巨大,而且面板级封装更有利于实现异质整合,这才是封装业者能跟晶圆制造业者做出差异化的关键所在。

异质整合让封装业者抢回主动权

事实上,当前封装产业正面临一个重要的转型关头,能够实现商业模式变革的业者,才有机会生存下来。过去封装业者与整合组件制造商(IDM)、晶圆代工业者之间的关系是合作远大于竞争,可以共存共荣,但未来即便不是竞争大于合作,也是竞合各半的局面。

除了先前提到的CoWoS、InFO之外,英特尔(Intel)与其宿敌超微(AMD)也已经在封装领域展开合作,共同推展嵌入式多芯片互连桥接(Embedded Multi-chip Interconnection Bridge, EMIB)技术,并已成功运用在商业量产上,也就是英特尔的第八代Core G系列处理器。

英特尔与超威共同研发的EMIB封装

该处理器在单一封装中,整合了英特尔的CPU、超微的GPU,而GPU本身跟其周边的HBM2内存就是用EMIB实现互联。该技术是以硅芯片作为主芯片之间的互联信道,因此理论上只有晶圆制造厂有能力发展这种技术,封装业者对此恐怕无能为力。据了解,台积电可能也在发展类似的技术,因为在台积电的封装技术发展路线图上,有一种名为System on Integrated Chips(SoICs)的技术,目前该技术细节尚不清楚,但根据台积电对外揭露的部分信息,这项技术将可允许两颗芯片直接用10纳米以下的线路互联。除了利用半导体工艺来实现这种网桥之外,应该没有其他工艺技术可以实现如此细的线宽。

摩尔定律进展放慢之际,晶圆制造业者为了创造技术持续推进的空间,对封装的投入绝对是玩真的。所以我们才能看到多年宿敌在封装领域上演大和解戏码,台积电的先进封装产能则是一再扩张,近期甚至宣布将在台湾苗栗的竹南科学园区兴建占地达14.3公顷的先进封测厂。这些迹象都显示,封装业者除了早已驾轻就熟的垂直分工营运模式外,还必须找到新出路。

日月光总经理暨执行长吴田玉日前就在庆祝IC发明60周年的纪念场合中表示,未来封装产业必须要从供应链的思维中跳脱,除了既有的合作模式之外,更要学习直接面对客户需求,用异质整合帮客户量身打造专属的芯片模块方案。他表示,许多系统厂跟网络巨擘,都需要高度客制化的解决方案,例如谷歌、百度、阿里巴巴、脸书(Facebook)的云端数据中心,都需要客制化的方案来支撑其运作。封装业者面对新的产业竞合局面,必须培养出新的商业合作模式。

但新的商业模式必然伴随着新的挑战。就技术面来说,如何建构出为客户打造客制化异质整合方案的能力,将是封装业者必须优先解决的问题。近期日月光与电子设计辅助(EDA)工具大厂益华计算机(Cadence)共同开发专属日月光的扇出封装设计工具跟量产流程,就是重要的一步。没有标准流程跟工具,封装业者直接面对客户的商业模式将很难规模化。这也是过去系统级封装(SiP)在业界喊了许多年,却始终未能成气候的主因之一。

在这条争取主动权的道路上,封装业者还有很多地方需要学习。

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